IC静电放电测试之其它Pin位
2025年09月08日 09:47:51
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IC静电放电测试之其它Pin位
1、VDD-to-VSS的靜電放電測試
靜電放電也可能發生在VDD腳與VSS腳之間，因此對VDD腳與VSS腳有下列的ESD測試組合，其等效電路示意圖如下圖所示。
上圖 VDD-to-VSS 的靜電放電測試組合Positive-mode:正的ESD電壓出現在VDD腳，此時VSS腳接地， 但所有I/O 腳皆浮接；Negative-mode:負的ESD電壓出現在VDD腳，此時VSS腳接地， 但所有I/O 腳皆浮接。
2、Analog Pin的靜電放電測試
在類比(Analog) IC內常有差動輸入級(Differential Pair)，例如運算放大器(OP AMP) 的輸入級，如果該差動輸入級的正負輸入端都連接到IC的Pin時，這兩支輸入腳要另外單獨做靜電放電測試，以驗證該兩支輸入腳所連接的差動輸入級會不會被靜電放電所破壞，其等效電路示
上圖 Analog Pin 的靜電放電測試組合
- Positive-mode:正的ESD電壓出現在差動輸入級的正輸入腳位，此時差動輸入級的負輸入腳接地， 但其他所有I/O 腳以及VDD與VSS腳皆浮接；
- Negative-mode:負的ESD電壓出現在差動輸入級的正輸入腳位， 此時差動輸入級的負輸入腳接地， 但其他所有I/O 腳以及VDD與VSS腳皆浮接。
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